Welche RAM-Generation passt zu meinem System? DDR3, DDR4, DDR5 nach Takt, Latenz und Kompatibilität vergleichen

DDR-Spezifikationen richtig lesen: Datenrate, Bandbreite, Timings, Spannung, Ranks und Modulformen

RAM-Datenblätter und Shop-Bezeichnungen mischen häufig Marketingnamen, JEDEC-Standards und XMP/EXPO-Profile. Eine korrekte Einordnung gelingt, wenn die Kerngrößen eindeutig auseinandergehalten werden: Datenrate (MT/s) beschreibt den Transferrhythmus, Bandbreite folgt daraus rechnerisch, Timings definieren Verzögerungen in Taktzyklen und Spannung ist an den Betriebsmodus (JEDEC vs. OC-Profil) gekoppelt. Zusätzlich beeinflussen Ranks und Modulform die elektrische Last, das Training beim Start und die realistische Taktbarkeit.

Datenrate (MT/s) vs. Takt (MHz) und daraus abgeleitete Bandbreite

Bei DDR-Speicher wird pro Taktflanke übertragen, daher ist die effektive Datenrate in MT/s (Mega-Transfers pro Sekunde) doppelt so hoch wie der physische Takt in MHz. Ein Kit mit „DDR4-3200“ arbeitet typischerweise mit 1600 MHz I/O-Clock und 3200 MT/s Datenrate. Die theoretische Bandbreite ergibt sich aus Datenrate × Busbreite: Pro Kanal sind es 64 Bit = 8 Byte, also Bandbreite (GB/s) = MT/s × 8 / 1000. Für Dual-Channel wird verdoppelt, für Quad-Channel vervierfacht; diese Skalierung ist jedoch nur bei ausreichend parallelisierbaren Zugriffen erreichbar.

Bei DDR5 ist zu beachten, dass ein UDIMM intern in zwei 32‑Bit-Subchannels organisiert ist. An der externen Kanalbandbreite ändert das nichts, es verbessert aber die Effizienz bei vielen kleinen Transfers, weil mehr unabhängige Befehls-/Datenpfade parallel abgearbeitet werden können.

Timings: CL, tRCD, tRP, tRAS – Zyklen versus Nanosekunden

Timings werden meist als Vierergruppe angegeben, etwa „36-36-36-76“. Gemeint sind in Reihenfolge typischerweise CL (CAS Latency), tRCD, tRP und tRAS, jeweils in Taktzyklen. Für die Einordnung zählt nicht nur der Zahlenwert, sondern auch die zugrunde liegende Taktfrequenz: Mehr MT/s erhöht die Bandbreite, verkürzt aber gleichzeitig die Dauer eines einzelnen Zyklus. Eine grobe Umrechnung für die CAS-Latenz lautet: tCAS (ns) ≈ CL ÷ (I/O-Clock in GHz). Beispiel: DDR4-3200 hat 1,6 GHz I/O-Clock; CL16 entspricht damit etwa 10 ns. DDR5-6000 hat 3,0 GHz; CL30 liegt ebenfalls bei etwa 10 ns. Dadurch kann ein höher getaktetes Kit trotz höherer CL-Zahl ähnlich reagieren, bietet aber deutlich mehr Durchsatz.

• CL (CAS Latency): Zyklen zwischen Spaltenadressierung und Datenbereitstellung bei einem Treffer in der geöffneten Zeile (Row Hit).
• tRCD: Zyklen von Zeilenaktivierung (RAS) bis zur Spaltenadressierung (CAS); relevant, wenn eine andere Zeile geöffnet werden muss.
• tRP: Zyklen zum Vorladen/Schließen einer Zeile (Precharge), bevor eine neue Zeile aktiviert werden kann.
• tRAS: Mindestdauer, die eine Zeile nach Aktivierung geöffnet bleiben muss; zu knapp gesetzte Werte können Instabilitäten verursachen, abhängig von Plattform und Subtimings.
• Command Rate (CR): Häufig als 1T/2T geführt; beschreibt, ob Befehle in einem oder zwei Takten adressiert werden. 2T erhöht oft die Robustheit bei hoher Bestückung oder hohen Takten, kann aber messbar Latenz kosten.

Vergleiche über Generationen hinweg bleiben eingeschränkt: DDR5 führt zusätzliche Parameter und andere interne Strukturen ein (z. B. andere Burst-Längen und Bankgruppen-Organisation), weshalb die reine CL-Zahl noch weniger als „gefühlte Latenz“ taugt. Für eine saubere Beurteilung sind vollständige Timing-Sets, reale Taktfrequenz und die Speicherzugriffscharakteristik der Plattform entscheidend.

Spannung und Profile: JEDEC, XMP und EXPO korrekt einordnen

JEDEC definiert Basisspezifikationen, die Plattformen in der Regel mit maximaler Kompatibilität starten lassen. Ab Werk beworbene „OC“-Datenraten beruhen meist auf Profilen: Intels XMP oder AMDs EXPO. Diese Profile hinterlegen neben MT/s und Primärtimings auch sekundäre/tertiäre Timings sowie notwendige Spannungen. Bei DDR4 liegt die JEDEC-Versorgungsspannung typischerweise bei 1,20 V, viele XMP-Kits nutzen 1,35 V. DDR5 arbeitet nominal bei 1,10 V, Profile liegen häufig darüber. Zusätzlich verlagert DDR5 die Spannungswandlung teilweise auf das Modul (PMIC), wodurch die Modulqualität und das Platinenlayout stärker in die Stabilität hineinspielen können.

Für die Plattformstabilität zählt nicht nur die DIMM-Spannung: Speichercontroller- und I/O-Spannungen (herstellerabhängige Bezeichnungen) beeinflussen Signalqualität und Trainingsreserven. Zu hohe Werte können ebenso problematisch sein wie zu niedrige, weil sie thermische Belastung und Alterungseffekte erhöhen oder Training-Algorithmen aus dem vorgesehenen Fenster drängen.

Ranks, Chips und Bestückung: Warum 2×32 GB oft anders läuft als 4×16 GB

Ein Rank ist eine logisch adressierbare 64‑Bit-Datenbreite (bei DDR5 pro Modul intern als zwei 32‑Bit-Subchannels umgesetzt), die über Chipgruppen realisiert wird. Single-Rank- und Dual-Rank-Module unterscheiden sich damit in der elektrischen Last und in der Zugriffspipeline. Dual-Rank kann in bestimmten Zugriffsmustern die Auslastung verbessern (Rank Interleaving), erhöht aber die Anforderungen an Signalqualität und Training. Entscheidend ist zudem die Topologie des Mainboards (Daisy-Chain vs. T-Topology) und die Anzahl der belegten DIMM-Slots pro Kanal (1DPC vs. 2DPC). Mehr Module pro Kanal reduzieren in der Praxis häufig den stabil erreichbaren Takt oder erzwingen entspanntere Timings.

• SR/DR (Single-/Dual-Rank): SR ist oft leichter hoch zu takten; DR kann bei gleichem Takt eine bessere Effektivleistung liefern, benötigt aber meist mehr Training-Reserve.
• 1DPC vs. 2DPC: Ein DIMM pro Kanal (1DPC) erlaubt üblicherweise höhere MT/s; zwei DIMMs pro Kanal (2DPC) erhöhen Reflexionen und Belastung auf dem Bus.
• Mischbestückung: Unterschiedliche ICs, SPD-Tabellen oder Ranks führen dazu, dass das System auf den kleinsten gemeinsamen Nenner fällt oder das Memory-Training fehlschlägt; besonders kritisch sind gemischte Kits bei DDR5 im oberen Datenratenbereich.

Modulformen und Kerben: DIMM, SO-DIMM, DDR5-UDIMM versus DDR5-SO-DIMM

Die Modulform bestimmt mechanische Passform, Pin-Anzahl und Kerbenposition. Desktop-Systeme nutzen überwiegend UDIMM (umgangssprachlich DIMM), Notebooks und viele Mini-PCs SO-DIMM. DDR-Generationen sind untereinander mechanisch inkompatibel: Kerbenposition und elektrische Belegung verhindern eine Verwechslung. Innerhalb derselben Generation sind UDIMM und SO-DIMM ebenfalls nicht austauschbar. Bei DDR5 kommt hinzu, dass es je nach Segment Varianten mit zusätzlicher Fehlerkorrektur gibt: On-Die ECC ist Bestandteil von DDR5-DRAM-Chips und dient der internen Fehlerkorrektur, ersetzt aber kein echtes ECC auf Systemebene. ECC-UDIMMs (unbuffered) und RDIMMs/LRDIMMs sind eigene Klassen und setzen CPU/Mainboard-Unterstützung voraus; sie sind nicht beliebig mit Consumer-UDIMMs mischbar.

Für die praktische Kompatibilität zählt daher immer die Kombination aus Generation, Modulform, Kapazität pro Modul, Rank-Aufbau und dem vorgesehenen Profil (JEDEC/XMP/EXPO). Ein korrekt gelesenes Datenblatt reduziert Fehlkäufe und erklärt, warum identische MT/s-Angaben in verschiedenen Bestückungen zu abweichenden Timings, Spannungen oder Boot-Verhalten führen können.

Tabellarischer Vergleich: DDR3 vs. DDR4 vs. DDR5 mit Takt, Bandbreite, Spannung, typischen Latenzen und Kapazitäten

DDR-Generationen unterscheiden sich nicht nur über höhere effektive Taktraten, sondern auch über Signaltechnik, Versorgungsspannung, typische Latenzbereiche und die maximal wirtschaftlich realisierbare Moduldichte. Für die Einordnung ist zudem wichtig, dass bei DDR-Speicher der „effektive“ Datentransfer (MT/s) doppelt so hoch ist wie der physikalische Takt, da pro Taktflanke Daten übertragen werden. Die theoretische Bandbreite pro Kanal ergibt sich aus MT/s × 8 Byte, weil ein Speicherkanal 64 Bit (8 Byte) breit ist.

Technische Kerndaten im direkten Tabellenvergleich

Die folgende Übersicht fasst gängige, praxisnahe Spannweiten zusammen. JEDEC-Werte bilden den Basistakt und konservative Timings ab; XMP/EXPO-Profile liegen je nach Plattform deutlich darüber, verändern aber nicht die Grundlogik der Generationen (Spannung, Kerbung, Protokoll). Angaben zu DDR6 sind als Ausblick zu verstehen, da Spezifikationen und Plattformunterstützung bis Dezember 2025 nicht final standardisiert und im Massenmarkt nicht etabliert sind.

Einordnung von Takt und Latenz: MT/s, Timings und reale Zugriffszeit

Höhere MT/s erhöhen die Bandbreite, während Timings wie CL, tRCD und tRP primär die Anzahl interner Taktzyklen bis zu bestimmten Operationen beschreiben. Für die praktische Latenz zählt daher die Zeit pro Takt. Ein grober Vergleich lässt sich über die CAS-Latenz in Nanosekunden annähern: tCL(ns) ≈ CL ÷ (MT/s ÷ 2). Dadurch kann ein DDR5-Kit mit höherem CL trotz größerer Zahl in Zyklen eine ähnliche oder sogar geringere absolute Latenz erreichen als ein DDR4-Kit, sofern die Datenrate deutlich höher liegt. Umgekehrt kann ein sehr hoch getaktetes Profil mit scharfen Subtimings im Grenzbereich Stabilitätsreserven reduzieren, was sich eher in sporadischen Fehlern als in klaren Leistungseinbußen zeigt.

• Effektive Datenrate (MT/s): Berechnungen und Spezifikationen beziehen sich üblicherweise auf die effektive Rate, beispielsweise DDR4-3200 oder DDR5-5600; der physikalische Takt beträgt jeweils die Hälfte.
• Bandbreite pro Kanal: Aus MT/s × 8 ergibt sich der theoretische Durchsatz je 64-Bit-Kanal; Dual-Channel verdoppelt, Quad-Channel vervierfacht diesen Wert (unter idealen Bedingungen).
• Timings (CL/tRCD/tRP): CL betrifft den Zugriff auf eine geöffnete Zeile, tRCD den Übergang von Zeilenaktivierung zu Spaltenzugriff, tRP das Schließen (Precharge) vor dem Öffnen einer neuen Zeile.
• Stabilität vs. Latenz-Tuning: Sehr niedrige Werte bei tRCD und tRP sind häufig limitierender als CL; Instabilität äußert sich typischerweise in WHEA-Fehlern oder Speicherfehlern unter Last, nicht zwingend sofort beim Boot.

Kompatibilität und Kapazitätsgrenzen: Warum Generationen nicht mischbar sind

DDR3, DDR4 und DDR5 sind mechanisch und elektrisch voneinander getrennt. Die Kerbe (Keying) verhindert das Einsetzen in falsche Slots, und die Signal- sowie Spannungsanforderungen sind inkompatibel. DDR5 verschiebt außerdem Teile der Spannungsregelung auf das Modul (PMIC), was Anforderungen an Mainboard-Design und Validierung verändert. Kapazitätsgrenzen ergeben sich aus dem Zusammenspiel von Speichercontroller (CPU), Mainboard-Layout, Anzahl der Ranks pro Modul und der Anzahl bestückter DIMM-Slots pro Kanal. Hohe Moduldichten und Vollbestückung senken oft die maximal stabile Datenrate, auch wenn einzelne Module bei 1-DIMM-per-Channel deutlich höher spezifiziert laufen.

Bei DDR5 kommt hinzu, dass jedes UDIMM intern zwei 32-Bit-Subchannels nutzt, was Effizienz bei parallelen Zugriffen verbessern kann, ohne das Konzept „ein Modul = ein Kanal“ zu ändern. Für die Praxis bedeutet das: Bandbreite skaliert weiterhin primär über die Kanalanzahl (Dual/Quad), während die Subchannels vor allem Zugriffsgranularität und Auslastung beeinflussen.

• Physische Inkompatibilität: DDR3 (240-pin), DDR4 (288-pin) und DDR5 (288-pin mit anderer Kerbenposition) passen nicht wechselseitig in Slots; ein Adapter ist im PC-Umfeld nicht vorgesehen.
• Elektrische Inkompatibilität: Abweichende Spannungslagen und Trainings-/Signalisierungsanforderungen verhindern einen generationsübergreifenden Betrieb, selbst wenn die Mechanik passen würde.
• Kapazität pro Modul: Die „maximale Modulgröße“ ist nicht nur ein RAM-Attribut, sondern hängt von CPU-IMC, Mainboard-Topologie und BIOS/UEFI-Unterstützung für Dichte/Organisation (Ranks, Chip-Organisation) ab.
• Bestückungsregeln: Vollbestückung (z. B. 4× DIMM auf Dual-Channel-Boards) reduziert häufig den stabil erreichbaren Takt; QVL-Listen der Mainboards spiegeln diese Abhängigkeiten meist explizit wider.

Kompatibilität und Stabilität: Chipsätze, IMC-Grenzen, Dual-/Quad-Channel, XMP/EXPO und typische Probleme bei Mischbestückung

RAM-Kompatibilität wird durch ein Zusammenspiel aus Mainboard (Sockel, Leiterplattenlayout, BIOS/UEFI), Chipsatz-Funktionsumfang, CPU-integriertem Memory Controller (IMC) und den Eigenschaften der Module (SPD/XMP/EXPO, Rank-Organisation, ICs) bestimmt. Für die Praxis ist entscheidend, welche Datenraten und Timings der IMC bei einer bestimmten Bestückung stabil trainiert und über längere Lastphasen ohne Bitfehler hält. Auffälligkeiten zeigen sich häufig nicht beim Booten, sondern erst bei thermischer Erwärmung, hoher Speicherauslastung oder AVX-lastigen Workloads.

Chipsatz, Mainboard-Layout und BIOS/UEFI: was die Plattform limitiert

Der Chipsatz definiert primär I/O- und Verwaltungsfunktionen; die eigentliche Speicheranbindung liegt bei modernen Desktop-Plattformen nahezu vollständig im IMC der CPU. Dennoch beeinflusst das Mainboard die erreichbaren Speichertakte stark: Signalqualität, Layer-Aufbau, Via- und Trace-Längen, Terminierung sowie die Topologie der DIMM-Slots. Häufig sind 2‑DIMM-Boards (ein Slot pro Kanal) bei hohen DDR4-/DDR5-Datenraten im Vorteil, während 4‑DIMM-Boards (zwei Slots pro Kanal) konservativere Einstellungen benötigen.

BIOS/UEFI-Versionen sind ein zentraler Stabilitätsfaktor, weil Memory-Training, Subtimings und Kompatibilitätsprofile laufend verbessert werden. Ein Update kann Instabilitäten beheben, aber auch Grenzkonfigurationen verändern. QVL-Listen der Mainboard-Hersteller liefern eine belastbare Kombination aus Modul, Kapazität, Bestückung und validierter Datenrate; sie sind besonders relevant bei 2DPC-Bestückung (zwei DIMMs pro Kanal) und hohen Kapazitäten.

IMC-Grenzen: Kapazität, Rank-Last und Datenrate

Der IMC bestimmt, welche elektrische Last pro Kanal noch sauber geschaltet werden kann. Maßgeblich ist nicht nur die Gesamtkapazität, sondern auch die Rank-Anzahl (Single-Rank vs. Dual-Rank) und die Bestückung pro Kanal. Dual-Rank-Module oder zwei Module pro Kanal erhöhen die Signal- und Timing-Anforderungen; häufig sinkt die maximal stabile Datenrate oder es werden höhere Spannungen bzw. lockerere Timings benötigt. Bei DDR5 verschärft sich das durch die höhere Signalfrequenz und die Tatsache, dass Module je nach Kapazität und IC-Dichte unterschiedlich anspruchsvoll trainieren.

Auch die On-Die ECC-Funktion von DDR5 erhöht die Fehlertoleranz innerhalb des DRAM-Chips, ersetzt jedoch kein echtes ECC über den Speicherbus. Kompatibilitätsaussagen zu ECC hängen von CPU, Mainboard-Design und BIOS-Unterstützung ab; in vielen Consumer-Plattformen wird ECC-UDIMM zwar mechanisch passend, aber nicht zuverlässig oder nicht offiziell unterstützt.

Dual-/Quad-Channel und Slot-Belegung: Bandbreite vs. Stabilität

Channel-Konfigurationen skalieren Bandbreite und teils auch Latenzverhalten, ändern aber zugleich die Anforderungen an das Speichertraining. Dual-Channel ist im Mainstream-Desktop Standard; Quad-Channel bleibt primär HEDT/Workstation-Plattformen vorbehalten. Entscheidend ist die korrekte Slot-Belegung gemäß Handbuch (meist A2/B2 zuerst), weil die bevorzugten Slots kürzere und besser abgestimmte Leiterbahnen nutzen. Falsche Belegung kann dazu führen, dass nur Single-Channel läuft oder dass hohe Datenraten nicht trainieren.

Bei Plattformen mit Gear-/Controller-Teilern (plattformabhängig) kann ein niedrigerer Controller-Takt die Stabilität bei hohen Datenraten verbessern, kostet jedoch messbare Latenz. Auf DDR5-Systemen ist zusätzlich relevant, dass ein UDIMM intern in zwei Subchannels organisiert ist; das ändert nicht die Notwendigkeit korrekter Dual-Channel-Bestückung, beeinflusst aber, wie Zugriffe parallelisiert werden.

• Slot-Priorität: Zuerst die vom Hersteller empfohlenen Steckplätze nutzen (typisch A2 und B2), da diese häufig die beste Signalintegrität für hohe Datenraten bieten.
• 2DPC-Realität: Vier Module erhöhen die elektrische Last; stabile Einstellungen erfordern oft reduzierte Datenrate oder angepasste Subtimings statt maximaler XMP/EXPO-Werte.
• Rank-Mix vermeiden: Mischungen aus Single- und Dual-Rank können funktionieren, erzwingen aber häufig konservativere Trainingsparameter und erschweren reproduzierbare Stabilität.
• HEDT-Quad-Channel: Bei vier Kanälen ist symmetrische Bestückung (gleiche Module pro Kanal) besonders wichtig, weil Asymmetrien Interleaving und Training beeinträchtigen können.

XMP/EXPO, SPD und Memory-Training: Profile sind Übertaktung

XMP (Intel) und EXPO (AMD) sind Profilstandards, die über SPD zusätzliche, vom Modulhersteller validierte Parameter bereitstellen. Diese Profile liegen häufig oberhalb der JEDEC-Spezifikation und gelten technisch als Übertaktung des Speichersubsystems, auch wenn sie im Markt etabliert sind. Ob ein System mit aktivem Profil stabil läuft, hängt von IMC-Qualität, Board-Layout, BIOS-Version, Modul-ICs und der Bestückung ab. Scheitert das Training, wird oft auf sichere Defaults zurückgefallen oder es entstehen Boot-Loops, bis ein Fallback greift.

Stabilität verlangt mehr als einen erfolgreichen Start: Speicherfehler können als seltene Abstürze, beschädigte Archive, fehlschlagende Kompilierungen oder defekte Spielstände auftreten. Deshalb sind Langzeittests unter hoher Temperatur und Auslastung aussagekräftiger als kurze Benchmarks. Bei DDR5 spielen zudem PMIC-Verhalten und Spannungsmanagement auf dem Modul eine Rolle; einzelne Boards reagieren empfindlicher auf bestimmte PMIC-Implementierungen oder auf aggressives Power-Down-Verhalten.

Typische Stabilitätsprobleme bei Mischbestückung und deren Ursachen

Mischbestückung bedeutet nicht nur unterschiedliche Kapazitäten oder Taktraten, sondern oft auch unterschiedliche DRAM-ICs, Subtimings, Rank-Organisation und SPD-Inhalte. Selbst zwei Kits mit identischer Modellbezeichnung können in verschiedenen Produktionschargen andere ICs verwenden. Das System wählt dann Parameter, die für das schwächere Modul gelten müssen; gleichzeitig kann die Kombination Subtimings erzwingen, die ein einzelnes Kit nie benötigt hätte. Besonders heikel sind Mischungen aus Modulen mit abweichender benötigter VDD/VDDQ (DDR5) oder stark unterschiedlicher tRFC/tFAW-Anforderungen.

• Downclocking trotz „gleichem Takt“: Bei gemischten Kits kann das BIOS auf eine niedrigere Datenrate oder höhere Latenzen wechseln, weil SPD/Training keine gemeinsame stabile Schnittmenge findet.
• Instabilität erst unter Last: Fehler treten häufig bei warmen Modulen oder hoher Speicherauslastung auf; typische Symptome sind WHEA-Einträge, sporadische Reboots oder Anwendungsabstürze ohne klaren Trigger.
• Probleme mit 4×DIMM: Zwei Module pro Kanal erhöhen Reflexionen und Timing-Jitter; selbst identische Module benötigen dann oft geringere Datenraten als in 2×DIMM-Konfigurationen.
• Unpassende Subtimings: Automatische Werte für tRFC, tREFI oder ODT/Drive Strength können bei gemischten ICs kippen; Abhilfe schafft häufig konservatives Auto-Training plus reduzierte Datenrate statt manuelles „Scharfstellen“.
• SPD-/Profil-Konflikte: Unterschiedliche XMP/EXPO-Profile können dazu führen, dass nur ein Profil teilweise übernommen wird; stabile Resultate entstehen häufiger durch manuelle Übernahme der Primärtimings und konservative Spannung innerhalb sicherer Plattformgrenzen.

Für reproduzierbare Stabilität gilt: ein Kit aus identischen Modulen, korrekte Slot-Belegung und BIOS-Versionen mit ausgereiftem Memory-Training reduzieren die Varianz deutlich. Sobald Kapazitätserweiterungen geplant sind, ist der Wechsel auf ein größeres, einheitliches Kit meist verlässlicher als das Nachrüsten eines zweiten, nominell passenden Kits, weil dadurch IC-Mix und Rank-Mix als Fehlerquelle entfallen.